核心要点：向2D材料中掺入氧元素可改善其附着性能；后沟道工艺可保留全环绕栅极的大部分传统工艺流程；采用石墨烯电极的二硫化钼双栅极场效应晶体管，成功应用了层转移技术。自机械剥离薄片成为主流技术以来，过渡金属二硫族化合物（TMDs）的研发已取得长足进步，但未来仍有漫长的探索之路。二硒化钨、二硫化钼这类材料，被视为大尺寸微缩全环绕栅极（GAA）晶体管中硅材料的潜在替代者。作为二维材料，它们不存在面外悬空键，因此不易出现界面散射问题 —— 而该问题正是导致超薄硅沟道中载流子迁移率下降的主要原因。不过，这类二维材料
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2D 二维半导体
当三星在HBM4时代弯道超车，重新获得英伟达的青睐并可能承接最大份额订单，低利润的2D NAND就成为产能重构下的弃子。 2026 年 2 月末，三星电子宣布将关停其韩国华城工厂 12 号线的 2D NAND 闪存生产 —— 这是三星最后一条 2D NAND 产线，此举标志着自 2002 年开启的平面闪存量产时代正式落幕。这座月产能达 8 万至 10 万片 12 英寸晶圆的产线，将于 2026 年 3 月正式停工并改造为 1C DRAM 后道封测厂，聚焦 DRAM 布线等核心后道工序。这场产能调
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三星 HBM4 2D NAND AI
向多芯粒(Chiplet)集成转型既充满前景，也带来了复杂性。可扩展的互连技术与自动化工具，正成为支撑未来设计的关键要素。芯粒已成为下一代系统架构讨论中的核心主题。当前行业描绘的愿景是：设计团队能够选用不同来源的裸芯，通过标准化接口与简化流程，搭建多芯粒系统。业界常将其类比为现成 IP 组件，期望芯粒能像无源器件甚至单片机一样，易于使用且具备互操作性。然而，这一愿景虽极具吸引力，却与现实仍有很大差距。芯粒集成的现状芯粒通常分为两类架构：同构横向扩展与异构解耦。同构设计在一个封装内使用多个相同裸芯以提升性能
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芯粒 互操作性 Arteris IP Chiplet NoC
半导体设计的发展推动了现代片上系统（SoC）达到前所未有的复杂程度。当今最先进的SoC通常集成数百个智能属性（IP）块，涵盖多个处理单元、专用加速器和高速互连。这一快速扩展还得益于多芯片架构的兴起，旨在将扩展性和性能扩展到传统单片设计的限制之外。这些进步带来了重大挑战，尤其是在管理实现芯片间无缝数据流的互连结构方面。传统的互连解决方案，如交叉开关和总线架构，已被片上网络（NoC）取代，后者提供可扩展的高带宽通信，同时优化电力效率。不过，工程师仍需手动实现NoC设计的某些方面，使得工艺劳动强度较大。任何设计
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SoC 自动化 机器学习 NoC
在AI计算需求重塑半导体市场的背景下。致力于加速系统级芯片 (SoC) 开发的领先系统 IP 提供商 Arteris 公司近日宣布，高性能与自适应计算领域的全球领导者 AMD（纳斯达克股票代码：AMD）已在其新一代AI 芯粒设计中采用FlexGen片上网络互连IP。Arteris的这项智能NoC IP技术将为 AMD 芯粒提供高性能数据传输支持，赋能AMD从数据中心到边缘及终端设备的广泛产品组合中的AI应用。Arteris FlexGen NoC IP与AMD Infinity Fabric™互连技术的战
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Arteris AMD AI芯粒 片上网络 NoC IP
致力于加速系统级芯片（SoC）创建的系统IP领先供应商 Arteris, Inc.近日宣布，芯驰科技（SemiDrive）已扩大对Arteris片上网络（NoC）IP技术的授权许可。该经过硅验证的NoC IP技术将被用于解决芯驰科技（SemiDrive）开发的复杂SoC设计中的互连挑战。性能要求与国际安全标准正推动车规级芯片市场持续扩张。芯驰科技专注于为中央计算及区域控制式电子电气架构提供芯片产品和解决方案，其产品线全面覆盖智能座舱与智能车控两大核心领域。芯驰科技于2019年首次获得Arteris片上网络
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芯驰 Arteris NoC
据媒体报道，3月5日，ASML发布2024年度报告，首席执行官克里斯托弗·福凯（Christophe Fouquet）表示，如果展望ASML的未来增长，光刻技术无疑仍然是摩尔定律的主要驱动力之一，相信这一点在未来许多年里依然成立。与此同时，二维收缩（2D shrink）正变得越来越困难。这并不完全是由于光刻技术的局限性，而是因为我们几乎达到了逻辑和存储器客户所使用的晶体管的极限。为了继续在二维收缩方面取得进展，需要在架构和器件上进行创新。这意味着需要进行三维前道整合（3D front-end integr
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ASML 2D shrink 光刻技术 三维整合
日前，紫光国微在投资者互动平台透露，公司在无锡建设的高可靠性芯片封装测试项目已于2024年6月产线通线，现正在推动量产产品的上量和更多新产品的导入工作，2.5D/3D等先进封装将会根据产线运行情况择机启动。据了解，无锡紫光集电高可靠性芯片封装测试项目是紫光集团在芯片制造领域的重点布局项目，也是紫光国微在高可靠芯片领域的重要产业链延伸。拟建设小批量、多品种智能信息高质量可靠性标准塑料封装和陶瓷封装生产线，对保障高可靠芯片的产业链稳定和安全具有重要作用。
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紫光国微 2D/3D 芯片封装
近日，DeepSeek发布Janus Pro模型，其超强性能和高精度引起业界关注。英特尔® Gaudi 2D AI加速器现已针对该模型进行优化，这使得AI开发者能够以更低成本、更高效率实现复杂任务的部署与优化，有效满足行业应用对于推理算力的需求，为AI应用的落地和规模化发展提供强有力的支持。作为一款创新性的 AIGC模型，DeepSeek Janus模型集成了多模态理解和生成功能。该模型首次采用统一的Transformer架构，突破了传统AIGC模型依赖多路径视觉编码的限制，实现了理解与生成任务的一体化支
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英特尔 Gaudi 2D AI加速器 DeepSeek Janus Pro
楷登电子（美国Cadence公司）近日宣布扩充其系统 IP 产品组合，新增了 Cadence® Janus™ Network-on-Chip（NoC）。随着当今计算需求的不断提高，更大、更复杂的系统级芯片（SoC）和分解式多芯片系统在市场上迅速普及，硅组件内部和硅组件之间的数据传输变得越来越具有挑战性，功率、性能和面积（PPA）受到了影响。Cadence Janus NoC 能够以极低的延迟高效管理这些同步高速通信，帮助客户以更低的风险更快地实现其 PPA 目标。“Cadence是IP和设计质量领域备受信
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Cadence 系统IP NoC 电子系统连接性
随着大模型、高性能计算、量化交易和自动驾驶等大数据量和低延迟计算场景不断涌现，加速数据处理的需求日益增长，对计算器件和硬件平台提出的要求也越来越高。发挥核心器件内部每一个计算单元的作用，以更大带宽连接内外部存储和周边计算以及网络资源，已经成为智能化技术的一个重要趋势。这使得片上网络（Network-on-Chip）这项已被提及多年，但工程上却不容易实现的技术再次受到关注。作为一种被广泛使用的硬件处理加速器，FPGA可以加速联网、运算和存储，其优点包括计算速度与ASIC相仿，也具备了高度的灵活性，能够为数据
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2D NoC FPGA
Sondrel 和业界领先的提供片上网络(NoC)互连和 IP部署软件以加快SoC创建的系统级芯片(SoC)系统IP供应商Arteris IP近日宣布， Sondrel 在其下一代先进驾驶辅助系统 (ADAS) 架构中采用 FlexNoC 互连 IP。选择Arteris IP 的片上互连是因为其可配置性和性能。该产品可满足 SFA 350A 多通道汽车 IP 平台的要求。FlexNoC 具有设计 NoC的能力，可以匹配 IP 模块的性能，以确保数据以正确的速度流入、流出和围绕SoC。它使设计人员能够在预算
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IP NOC
摘要随着旨在解决现代算法加速工作负载的设备越来越多，就必须能够在高速接口之间和整个器件中有效地移动高带宽数据流。Achronix的Speedster®7t独立FPGA芯片可以通过集成全新的、高度创新的二维片上网络（2D NoC）来处理这些高带宽数据流。Achronix的FPGA中特有的2D NoC实现是一种创新，它与用可编程逻辑资源来实现2D NoC的传统方法相比，有哪些创新和价值呢？本白皮书讨论了这两种实现2D NoC的方法，并提供了一个示例设计，以展示与软2D NoC实现相比，Achronix 2D
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Achronix FPGA 2D NoC
日益增长的数据加速需求对硬件平台提出了越来越高的要求，FPGA作为一种可编程可定制化的高性能硬件发挥着越来越重要的作用。近年来，高端FPGA芯片采用了越来越多的Hard IP去提升FPGA外围的数据传输带宽以及存储器带宽。但是在FPGA内部，可编程逻辑部分随着工艺提升而不断进步的同时，内外部数据交换性能的提升并没有那么明显，所以FPGA内部数据的交换越来越成为数据传输的瓶颈。为了解决这一问题，Achronix 在其最新基于台积电（TSMC）7nm FinFET工艺的Speedster7t FPGA器件中包
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NoC
1. 概述在摩尔定律的推动下，集成电路工艺取得了高速发展，单位面积上的晶体管数量不断增加。片上系统（System-on-Chip，SoC）具有集成度高、功耗低、成本低等优势，已经成为大规模集成电路系统设计的主流方向，解决了通信、图像、计算、消费电子等领域的众多挑战性的难题。 随着片上系统SoC的应用需求越来越丰富，SoC需要集成越来越多的不同应用的IP（Intellectual Property）。另外，片上多核系统MPSoC（MultiProcessor-System-on-Chip）也已经成
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NoC SoC
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